Старая версия сайта доступна по ссылке http://old.miet.ru Перейти
Срок обучения 36 ч.
Стоимость обучения 64000 ₽
Приемная комиссия +7 499 734-02-42
Контакты для прессы +7 499 720-87-27

Маршрут проектирования цифровых ИС в САПР Synopsys

Запись на программу
* Поля обязательные для заполнения

Программа знакомит с особенностями проектирования реализации маршрута проектирования цифровых СБИС на основе библиотек стандартных ячеек (RTL-to-GDSII)

Содержание курса

Повышение квалификации специалистов отечественных предприятий в области проектирования и производства СБИС с наноразмерными проектными нормами, осуществляющих выпуск специализированной электронной базы.

Целями являются:

  1. Изучение особенностей маршрутов проектирования библиотек стандартных ячеек.
  2. Знакомство с основами Verilog HDL для синтеза ЦИС
  3. Введение в автоматизированный логический синтез с использованием САПР Synopsys
  4. Изучение проектных ограничений и роль условий функционирования на этапе
  5. логического синтеза
  6. Введение в автоматизированный физический синтез и требования к библиотекам для
  7. проведения физического проектирования
  8. Статический временной анализ (STA). Формальная верификация
  9. Пример реализации маршрута логического синтеза с использованием учебных библиотек
  10. 32/28 и 90 нм
  11. Оптимизация проекта по быстродействию, площади и энергопотреблению встроенными
  12. средствами САПР
  13. Логический синтез в топологическом режиме

Слушателями будут освоены методология и маршрут проектирования полузаказных ЦИС, изучены программные средства и методики автоматизации проектирования на этапе логического синтеза, включая учет в маршруте проектирования проектных ограничений и условий функционирования. В рамках курсов рассматриваются принципы проведения статического временного анализа и основы интерпретации его результатов.

Выдаваемый документ

Удостоверение о повышении квалификации

Направление подготовки

  • Интегральная электроника
  • Проектирование

Форма обучения

  • Очно-заочная